西門(mén)子推出集成電路設計分析工具

西門(mén)子數字工業(yè)軟件公司最近發(fā)布的兩項公告都是關(guān)于集成電路設計和制造團隊的。

首先是新的Tessent Hi-Res Chain工具，它是該公司Tessent芯片生命周期管理解決方案組合的一部分，它考慮了5納米及以下先進(jìn)節點(diǎn)尺寸的挑戰。隨著(zhù)設計發(fā)展到這個(gè)水平，它們越來(lái)越容易受到制造變化的影響，這些變化可能會(huì )產(chǎn)生缺陷并減緩良率上升。即使對于微小的工藝變化，傳統的失效分析方法可能需要數周或數月的實(shí)驗室工作才能弄清端倪。

新的Tessent工具為掃描鏈缺陷提供快速晶體管級隔離，將診斷分辨率提高了1.5倍以上，并減少了大量故障分析工作的需求，這些分析工作成本高昂。通過(guò)將制造測試中的設計信息和故障數據與 Tessent 自動(dòng)測試模式生成（ATPG）的模式相關(guān)聯(lián)，該軟件將失效測試工作轉化為可操作的見(jiàn)解。

西門(mén)子表示，該解決方案采用了布局感知和單元感知技術(shù)來(lái)查明缺陷最可能的故障機制、邏輯位置和物理位置。

此外，還發(fā)布了一種新的全自動(dòng)解決方案，可以幫助IC設計團隊快速識別和解決由于下一代設計日益復雜而導致的靜電放電（ESD）問(wèn)題——無(wú)論是針對何種工藝技術(shù)。

西門(mén)子表示，晶圓代工ESD規則旨在防止ESD故障，同時(shí)適應全球無(wú)晶圓廠(chǎng)公司提交的不同設計風(fēng)格。然而，對于特定的設計風(fēng)格和任務(wù)配置文件，這些規則可能過(guò)于保守。將該公司Calibre PERC軟件的強大功能與AI驅動(dòng)的Solido Simulation Suite的SPICE精度相結合，新解決方案可以通過(guò)詳細的晶體管級擊穿模型快速識別和仿真可能不符合晶圓代工規則的ESD路徑。這為快速、有針對性及自動(dòng)化的修復鋪平了道路，使設計團隊有時(shí)間獲得代工規則的豁免，使他們能夠使用更小的芯片尺寸并優(yōu)化設計。

西門(mén)子繼續表示，自動(dòng)化環(huán)境感知IC設計驗證現在可以成為一種最佳實(shí)踐，有助于快速向市場(chǎng)交付可靠、及時(shí)的IC芯片。新的解決方案具有自動(dòng)電壓傳播、電壓感知設計規則檢查以及在邏輯驅動(dòng)的布局框架中集成物理和電氣信息等功能，可幫助設計團隊在緊張的日程安排下完成工作。